Скачать ГОСТ Р МЭК 821-2000 Магистраль микропроцессорных систем для обмена информацией разрядностью от 1 до 4 байтов (магистраль VME)

Дата актуализации: 10.08.2017

ГОСТ Р МЭК 821-2000

Магистраль микропроцессорных систем для обмена информацией разрядностью от 1 до 4 байтов (магистраль VME)

Обозначение:	ГОСТ Р МЭК 821-2000
Обозначение англ:	GOST R IEC 821-2000
Статус:	действует
Название рус.:	Магистраль микропроцессорных систем для обмена информацией разрядностью от 1 до 4 байтов (магистраль VME)
Название англ.:	VME bus. Microprocessor system bus for 1 byte to 4 byte data
Дата добавления в базу:	01.09.2013
Дата актуализации:	05.05.2017
Дата введения:	01.01.2001
Оглавление:	1 Область применения    1.1 Назначение стандарта магистрали VME    1.2 Элементы интерфейсной системы       1.2.1 Основные определения          1.2.1.1 Термины, используемые для описания механических конструкций магистрали VME          1.2.1.2 Термины, используемые для описания функциональной структуры магистрали VME          1.2.1.3 Типы циклов магистрали VME       1.2.2 Основная структура магистрали VME    1.3 Диаграммы, используемые в стандарте магистрали VME    1.4 Терминология       1.4.1 Состояния сигнальных линий       1.4.2 Использование звездочки (*)    1.5 Технические требования к протоколу       1.5.1 Взаимосвязанные сигналы магистрали       1.5.2 Широковещательные сигналы магистрали    1.6 Примеры функционирования систем и пояснения 2 Шина пересылки данных магистрали VME    2.1 Введение    2.2 Линии шины пересылки данных       2.2.1 Линии адресации       2.2.2 Линии модификатора адреса       2.2.3 Линии данных       2.2.4 Линии управления шины пересылки данных          2.2.4.1 Линия AS*          2.2.4.2 Линии DS0* и DS1*          2.2.4.3 Линия DTACK*          2.2.4.4 Линия BERR*          2.2.4.5 Линия WRITE*    2.3 Функциональные блоки шины пересылки данных       2.3.1 Задатчик       2.3.2 Исполнитель       2.3.3 Шинный таймер       2.3.4 Адресный монитор       2.3.5 Режимы адресации       2.3.6 Основные функциональные возможности пересылки данных       2.3.7 Возможности блочной пересылки       2.3.8 Функциональная возможность Чтение-Модификация-Запись       2.3.9 Возможности невыровненных пересылок       2.3.10 Возможность использования цикла Только Адрес       2.3.11 Взаимодействие между функциональными блоками шины пересылки данных    2.4 Типичные примеры работы       2.4.1 Типичные циклы пересылки данных       2.4.2 Конвейерная адресация    2.5 Получение права на использование шины пересылки данных    2.6 Правила и замечания по временным соотношениям сигналов шины пересылки данных 3 Шина арбитража    3.1 Основные принципы арбитража шины       3.1.1 Типы арбитража    3.2 Линии шины арбитража       3.2.1 Линии запроса и предоставления шины       3.2.2 Линия сигнала занятости шины (BBSY*)       3.2.3 Линия очистки шины (BCLR*)    3.3 Функциональные блоки       3.3.1 Арбитр       3.3.2 Запросчик       3.3.3 Задатчик шины пересылки данных          3.3.3.1 Освобождение шины пересылки данных          3.3.3.2 Получение права на использование шины пересылки данных          3.3.3.3 Дополнительная информация    3.4 Типичные примеры работы       3.4.1 Арбитраж запросов шины двух различных уровней       3.4.2 Арбитраж двух запросов шины на одной линии запроса    3.5 Условия возникновения гонок между сигналами запроса задатчика и предоставления шины арбитра 4 Шина приоритетных прерываний    4.1 Введение       4.1.1 Системы прерываний с одним обработчиком       4.1.2 Распределенные системы прерываний    4.2 Линии шины приоритетных прерываний       4.2.1 Линии запроса прерывания       4.2.2 Линия подтверждения прерывания       4.2.3 Цепочка подтверждения прерывания (IACKIN*/IACKOUT*)    4.3 Функциональные блоки шины приоритетных прерываний. Общее описание       4.3.1 Обработчики прерываний       4.3.2 Прерыватель и его функции       4.3.3 Формирователь цепочки подтверждения прерывания       4.3.4 Возможности обработки прерывания       4.3.5 Возможности запроса прерывания       4.3.6 Возможности пересылки информации статуса/идентификации       4.3.7 Возможность снятия запросов прерываний       4.3.8 Взаимодействие между функциональными блоками шины приоритетных прерываний    4.4 Типичные примеры работы       4.4.1 Работа с одним обработчиком прерываний       4.4.2 Работа распределенных систем прерывания          4.4.2.1 Распределенные системы прерывания с семью обработчиками прерываний          4.4.2.2 Распределенные системы прерывания с двумя-шестью обработчиками       4.4.3 Типичный пример работы системы прерывания с одним обработчиком       4.4.4 Пример назначения приоритетов двум прерываниям в распределенной системе прерывания    4.5 Условия возникновения гонок    4.6 Правила и замечания по временным соотношениям сигналов шины приоритетных прерываний 5 Служебная шина    5.1 Введение    5.2 Сигнальные линии служебной шины    5.3 Функциональные блоки служебной шины       5.3.1 Формирователь системного тактового сигнала       5.3.2 Формирователь тактового сигнала последовательной магистрали       5.3.3 Блок контроля питания    5.4 Инициализация и диагностика системы    5.5 Контакты питания    5.6 Резервная линия 6 Электрические характеристики магистрали VME    6.1 Введение    6.2 Распределение питания       6.2.1 Технические требования к источникам питания постоянного тока       6.2.2 Электрические параметры гнездовых и штыревых соединителей    6.3 Электрические характеристики сигналов    6.4 Требования к характеристикам формирователей и приемников сигналов магистрали       6.4.1 Определение типов формирователей магистрали       6.4.2 Требования к характеристикам формирователей и нагрузок для всех линий          6.4.2.1 Требования к характеристикам формирователей с тремя состояниями и нагрузок для сильноточных линий AS*, DS0*, DS1*          6.4.2.2 Требования к характеристикам формирователей с тремя состояниями и нагрузок для стандартных линий А01-А31, D00-D31, АМ0-АМ5, IACK*, LWORD*, WRITE*.          6.4.2.3 Требования к характеристикам формирователей с двумя состояниями и нагрузок для сильноточных линий SERCLK, SYSCLK, BCLR*          6.4.2.4 Требования к характеристикам формирователей с двумя состояниями и нагрузок для стандартных линий BG0OUT*-BG3OUT*/BG0IN*-BG3IN*, IACKOUT/IACKIN*          6.4.2.5 Требования к характеристикам формирователей с открытым коллектором и нагрузок для линий BR0*-BR3*, BBSY*, IRQ1*-IRQ7*, DTACK*, BERR*, SYSFAIL*, SYSRESET*, ACFAIL* и IACK*    6.5 Межсоединения сигнальных линий объединительной платы       6.5.1 Оконечные нагрузки       6.5.2 Волновое сопротивление       6.5.3 Дополнительные сведения    6.6 Сигналы, определяемые пользователем    6.7 Формирователи и оконечные нагрузки сигнальных линий 7 Требования к механическим конструкциям    7.1 Введение    7.2 Печатные платы модулей магистрали VME       7.2.1 Платы модулей одинарной высоты       7.2.2 Платы модулей двойной высоты       7.2.3 Соединители печатных плат модулей       7.2.4 Компоновка модуля       7.2.5 Ширина модуля       7.2.6 Коробление печатной платы модуля, длина выводов и высота элементов    7.3 Передние панели       7.3.1 Рукоятки       7.3.2 Крепление передних панелей       7.3.3 Размеры передней панели       7.3.4 Панели-заглушки       7.3.5 Эжекторы и инжекторы модулей    7.4 Объединительные платы       7.4.1 Требования к размерам объединительной платы       7.4.2 Оконечные нагрузки сигнальных линий    7.5 Сборка каркасов магистрали VME       7.5.1 Каркасы и ширина гнезд       7.5.2 Размеры каркаса    7.6 Соединители объединительных плат и модулей магистрали VME       7.6.1 Распределение сигналов по контактам соединителей J1/P1       7.6.2 Распределение сигналов по контактам соединителей J2/P2 Приложение А Словарь специальных терминов, используемых для описания магистрали VME Приложение В Описание сигналов на выходах соединителей магистрали VME Приложение С Использование линий SERCLK и SERDAT* Приложение D Метастабильность и ресинхронизация Приложение Е Допустимые поднаборы возможностей Приложение F Библиография Перечень рисунков 1.1 Элементы системы, определенные настоящим стандартом 1.2 Функциональные блоки и шины, определяемые настоящим стандартом 1.3 Система обозначений, применяемых при изображении временной диаграммы сигналов 2.1 Схема взаимодействия шины пересылки данных с функциональными блоками 2.2 Схема взаимодействия задатчика с магистралью 2.3 Схема взаимодействия исполнителя с магистралью 2.4 Схема взаимодействия шинного таймера с магистралью 2.5 Схема взаимодействия адресного монитора с магистралью 2.6 Четыре способа размещения в памяти 32 разрядов данных 2.7 Четыре способа размещения в памяти 16 разрядов данных 2.8 Пример однобайтового цикла считывания 2.9 Пример двухбайтового цикла записи 2.10 Пример четырехбайтового цикла записи 2.11 Последовательность смены задатчика шины пересылки данных 2.12 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Все типы циклов) 2.13 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Пересылка одного четного байта; пересылка одного нечетного байта; двухбайтовые пересылки; четырехбайтовые пересылки; невыровненные пересылки) 2.14 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовые блочные пересылки; двухбайтовые блочные пересылки; четырехбайтовые блочные пересылки) 2.15 Временная диаграмма широковещательной пересылки адреса. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовые циклы Чтение-Модификация-Запись; двухбайтовые циклы Чтение-Модификация-Запись; четырехбайтовые циклы Чтение-Модификация-Запись) 2.16 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Считывание байта (0); считывание байта (1); считывание байта (2); считывание байта (3); считывание байтов (0-2); считывание байтов (1-3); однобайтовое блочное считывание) 2.17 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Считывание байтов (0-1); считывание байтов (2-3); считывание байтов (0-3); считывание байтов (1-2); двухбайтовое блочное считывание; четырехбайтовое блочное считывание) 2.18 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Запись байта (0); запись байта (1); запись байта (2); запись байта (3); запись байтов (0-2); запись байтов (1-3); однобайтовая блочная запись) 2.19 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Запись байтов (0-1); запись байтов (2-3); запись байтов (0-3); запись байтов (1-2); двухбайтовая блочная запись; четырехбайтовая блочная запись) 2.20 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Однобайтовый цикл Чтение-Модификация-Запись) 2.21 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и АДРЕСНЫЙ МОНИТОР. (Двухбайтовые циклы Чтение-Модификация-Запись; четырехбайтовые циклы Чтение-Модификация-Запись) 2.22 Временная диаграмма адресного строба между циклами 2.23 Временная диаграмма стробов данных между циклами. За циклом, в котором оба строба данных устанавливаются низкими, следует цикл, в котором один или оба строба устанавливаются низкими 2.24 Временная диаграмма стробов данных между циклами. За циклом, в котором один из стробов данных устанавливается низким, следует цикл, в котором один или оба строба устанавливаются низкими 2.25 Временная диаграмма пересылки данных. ЗАДАТЧИК, ИСПОЛНИТЕЛЬ и ШИННЫЙ ТАЙМЕР. (Цикл с тайм-аутом) 2.26 Временная диаграмма передачи управления шиной пересылки данных. ЗАДАТЧИК 3.1 Схема взаимодействия шины арбитража с функциональными блоками 3.2 Иллюстрация последовательных цепочек предоставления шины 3.3 Схема взаимодействия арбитра с магистралью VME 3.4 Схема взаимодействия запросчика с магистралью VME 3.5 Алгоритм арбитража. Два запросчика, два уровня запросов 3.6 Диаграмма последовательности арбитража. Два запросчика, два уровня запросов 3.7 Алгоритм арбитража. Два запросчика, один и тот же уровень запроса 3.8 Диаграмма последовательности арбитража. Два запросчика, один и тот же уровень запросов 4.1 Схема взаимодействия шины приоритетных прерываний с функциональными блоками 4.2 Структурная схема системы прерывания с одним обработчиком 4.3 Структурная схема распределенной системы прерывания 4.4 Последовательная цепочка IACKIN*/IACKOUT* 4.5 Схема взаимодействия обработчика прерываний с магистралью VME 4.6 Схема взаимодействия прерывателя с магистралью VME 4.7 Схема взаимодействия формирователя цепочки подтверждения прерывания с магистралью VME 4.8 Освобождение линий запроса прерывания прерывателями типов ROAK и RORA 4.9 Формирователь цепочки подтверждения прерывания и прерыватель в одном и том же модуле 4.10 Два прерывателя в одном и том же модуле 4.11 Три фазы последовательности обработки прерывания 4.12 Два обработчика прерываний, каждый из которых контролирует одну линию запроса прерывания 4.13 Два обработчика прерываний, каждый из которых контролирует несколько линий запроса прерывания 4.14 Алгоритм работы системы прерывания с одним обработчиком 4.15 Алгоритм работы распределенной системы прерывания с двумя обработчиками прерываний 4.16 Временная диаграмма выбора прерывателя. ОБРАБОТЧИК ПРЕРЫВАНИЙ и ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания) 4.17 Временная диаграмма выбора прерывателя. ФОРМИРОВАТЕЛЬ ЦЕПОЧКИ ПОДТВЕРЖДЕНИЯ ПРЕРЫВАНИЯ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания) 4.18 Временная диаграмма выбора прерывателя. Участвующий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания) 4.19 Временная диаграмма выбора прерывателя. Отвечающий ПРЕРЫВАТЕЛЬ. (Одно-, двух- и четырехбайтовые циклы подтверждения прерывания) 4.20 Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИК ПРЕРЫВАНИЙ. (Однобайтовый цикл подтверждения прерывания) 4.21 Временная диаграмма пересылки информации статуса/идентификации. ОБРАБОТЧИК ПРЕРЫВАНИЙ. (Двух- и четырехбайтовый циклы подтверждения прерывания) 4.22 Временная диаграмма пересылки информации статуса/идентификации. Отвечающий ПРЕРЫВАТЕЛЬ. (Однобайтовый цикл подтверждения прерывания) 4.23 Временная диаграмма пересылки информации статуса/идентификации. Отвечающий ПРЕРЫВАТЕЛЬ. (Двух- и четырехбайтовый циклы подтверждения прерывания) 4.24 Временная диаграмма работы цепочки подтверждения прерывания между циклами ФОРМИРОВАТЕЛЬ ЦЕПОЧКИ ПОДТВЕРЖДЕНИЯ ПРЕРЫВАНИЯ, отвечающий ПРЕРЫВАТЕЛЬ и участвующий ПРЕРЫВАТЕЛЬ 5.1 Схема взаимодействия служебной шины с функциональными блоками 5.2 Временная диаграмма работы формирователя системного тактового сигнала 5.3 Схема взаимодействия блока контроля питания с устройствами магистрали VME 5.4 Временная диаграмма работы блока контроля питания в случае отказа питания 5.5 Временная диаграмма работы блока контроля питания при включении системы 5.6 Временная диаграмма сигналов SYSRESET* и SYSFAIL* 5.7 Оценка значения тока для контактов питания 6.1 Уровни логических сигналов 6.2 Стандартные оконечные нагрузки магистрали 6.3 Поперечное сечение микрополосковой сигнальной линии объединительной платы 6.4 Зависимость волнового сопротивления Z0 от ширины сигнальной линии 6.5 Зависимость погонной емкости С0 от ширины сигнальной линии 7.1 Каркас с модулями разной высоты 7.2 Основные размеры печатной платы одинарной высоты 7.3 Основные размеры печатной платы двойной высоты 7.4 Расположение соединителей на платах одинарной и двойной высоты 7.5 Поперечный разрез печатной платы, соединителя, объединительной платы и передней панели 7.6 Высота ЭРЭ, длина выводов, коробление печатных плат 7.7 Передняя панель одинарной высоты, одинарной ширины 7.8 Передняя панель двойной высоты, одинарной ширины 7.9 Крепежные угольники передней панели и размеры модуля одинарной высоты 7.10 Крепежные угольники передней панели и размеры модуля двойной высоты 7.11 Панель-заглушка одинарной высоты 7.12 Панель-заглушка двойной высоты 7.13 Габаритные и присоединительные размеры объединительных плат J1 и J2 7.14 Детальные размеры объединительных плат J1 и J2 7.15 Габаритные и присоединительные размеры комбинированной объединительной платы J1/J2 7.16 Детальные размеры комбинированной объединительной платы J1/J2 7.17 Расположение оконечных нагрузок вне объединительной платы (вид на объединительную плату сверху) 7.18 Расположение оконечных нагрузок непосредственно на объединительной плате (вид на объединительную плату сверху) 7.19 Каркас на 21 гнездо 7.20 Направляющие модулей Перечень таблиц 2.1 Категории байтовых ячеек 2.2 Использование сигналов DS0*, DS1*, А01 и LWORD* для выбора байтовых ячеек 2.3 Коды модификатора адреса 2.4 Использование линий данных для доступа к байтовым ячейкам 2.5 Задатчики. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.2 пунктиром 2.6 Исполнители. Правила и разрешения для контроля и возбуждения сигнальных линий, отмеченных на рисунке 2.3 пунктиром 2.7 Использование мнемонического обозначения ВТО(х) для указания тайм-аута шинных таймеров 2.8 Адресный монитор. Правила и разрешения для контроля сигнальных линий, отмеченных на рисунке 2.5 пунктиром 2.9 Мнемонические обозначения режимов адресации 2.10 Мнемонические обозначения основных возможностей пересылки данных 2.11 Мнемоническое обозначение возможностей блочных пересылок 2.12 Мнемоническое обозначение возможностей цикла Чтение-Модификация-Запись 2.13 Пересылка 32 разрядов данных с использованием кратнобайтовых циклов 2.14 Пересылка 16 разрядов данных с использованием кратнобайтовых циклов 2.15 Мнемоническое обозначение возможности невыровненных пересылок 2.16 Мнемоническое обозначение возможности цикла Только Адрес 2.17 Перечень временных диаграмм, определяющих работу задатчиков, отвечающих исполнителей и адресных мониторов (временные параметры указаны в таблице 2.22) 2.18 Определение мнемонических обозначений, употребляемых в таблицах 2.19-2.21 2.19 Использование адресных линий для выбора четырехбайтовой группы 2.20 Использование DS0*, DS1*, А01 и LWORD* во время различных циклов 2.21 Использование линий данных для пересылки данных 2.22 Значения параметров временных соотношений для задатчика, исполнителя и адресного монитора 2.23 Значения параметров временных соотношений для шинного таймера 2.24 Задатчик. Правила и замечания по временным соотношениям 2.25 Исполнитель. Правила и замечания по временным соотношениям 2.26 Адресный монитор. Замечания по временным соотношениям 2.27 Шинный таймер. Правила по временным соотношениям 3.1 Арбитры. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.3 пунктиром 3.2 Запросчики. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 3.4 пунктиром 4.1 Обработчик прерываний. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 4.5 пунктиром 4.2 Прерыватели. Правила и разрешения для возбуждения и контроля сигнальных линий, отмеченных на рисунке 4.6 пунктиром 4.3 Использование мнемонического обозначения IН( ) для описания возможностей обработки прерываний 4.4 Использование мнемонического обозначения I( ) для описания возможностей формирования запроса прерывания 4.5 Мнемонические обозначения для описания возможностей по пересылке информации статуса/идентификации 4.6 Мнемонические обозначения для описания возможностей освобождения линии запроса прерывания 4.7 Трехразрядный код подтверждения прерывания 4.8 Перечень временных диаграмм, определяющих работу обработчика прерываний и прерывателя 4.9 Перечень временных диаграмм, определяющих работу формирователя цепочки подтверждения прерывания 4.10 Перечень временных диаграмм, определяющих работу участвующего прерывателя 4.11 Перечень временных диаграмм, определяющих работу отвечающего прерывателя 4.12 Определение мнемонических обозначений, используемых в таблицах 4.13-4.15 4.13 Использование линий А01-А03 и IACK* во время циклов подтверждения прерывания 4.14 Использование линий DS1*, DS0*, LWORD* и WRITE* во время циклов подтверждения прерывания 4.15 Использование линий данных D00-D31 для пересылки информации статуса/идентификации 4.16 Значения параметров временных соотношений для обработчиков прерываний, прерывателей и формирователей цепочки подтверждения прерывания 4.17 Обработчик прерываний. Правила и замечания по временным соотношениям 4.18 Прерыватель. Правила и замечания по временным соотношениям 4.19 Формирователь цепочки подтверждения прерывания. Правила и замечания по временным соотношениям 5.1 Правила возбуждения функциональными блоками сигналов в процессе включения и выключения питания 6.1 Технические характеристики питающих напряжений магистрали 6.2 Требования к характеристикам формирователей и приемников сигналов магистрали 6.3 Сводная таблица типов формирователей магистрали 7.1 Распределение сигналов по контактам соединителей J1/P1 7.2 Распределение сигналов по контактам соединителей J2/P2
Утверждён:	04.04.2000 Госстандарт России (Russian Federation Gosstandart 90-ст)
Расположен в:	Техническая документация Электроэнергия ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ. МАШИНЫ КОНТОРСКИЕ Микропроцессорные системы Экология ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ. МАШИНЫ КОНТОРСКИЕ Микропроцессорные системы